摘要：固定極性RM（Fixed-Polarity Reed-Muller,FPRM）電路面積優化是集成電路優化設計中的重要部分。針對傳統網表級優化耗費時間長、邏輯級優化準確度低等問題。本文提出了一種新的基于網表級RM電路優化方案,使用窮舉算法或者改進型布谷鳥算法獲取部分最優極性或近最優極性對應的電路表達式,再經過DC（Design Complier）綜合選取最小的電路面積及其電路結構。MCNC Benchmark電路測試結果表明,利用所提方法減少了需要網表級綜合的電路數目,同時優化后得到的電路面積比邏輯級優化節省12%。