摘要：研究了掃描結構和測試功耗優化技術,考慮到現有的修改掃描單元結構降低測試移位功耗的方法存在冗余開銷的問題,提出一種新的基于電路結構的測試移位功耗優化方法。該方法充分利用芯片內部的電路結構,通過分析掃描單元的扇出結構及其控制值,并根據分析結果和權重分配規則動態規劃掃描單元的優化順序,減少處理掃描單元的數量,避免產生冗余的測試開銷。同時保證組合邏輯在移位過程中保持不翻轉或者盡量不翻轉,從而達到降低測試移位功耗的目的。在ITC’99基準電路上的實驗結果表明,采用上述優化方法后組合邏輯的移位功耗降低了8.18%到96.98%,時序邏輯的移位功耗降低了41.92%到71.74%,與現有修改掃描單元的方法相比,面積開銷節省了6.71%到20.95%。